纯verilog构建异步fifo，附带仿真脚本。读写端口各有一组时钟、读写使能、读写端口、满空指示、fifo使用量。源码结构清晰，注释完备，易于理解。
Verilog编写，可用于FPGA的整数开根号计算模块
使用SV编写的两层状态机LCD1602驱动软核，可以自动完成初始化，刷屏等工作。使用者仅需要像读写SRAM一样向显示存储器写入数据，封装了复杂的控制逻辑。
Verilog编写的高性能整数除法器，具有参数化配置位宽、迭代加速、结果锁存等特性，带有仿真脚本
一个面向对象封装的适用于裸机的前后台系统框架，本质是时间片运行机制，类似软件定时器。
B站老刘示波器Pro版本，在原版的基础上，扩展了测量负电压的功能，更新了UI设计，屏幕升级为1.3寸OLED屏。
WINUSB配套测试上位机