放置一些systemc tlm demo的库
个人常用cbb for verilog
生成uvm仿真环境,还有些问题没有修改
https://github.com/alexforencich/verilog-axi/tree/master 本地副本
https://github.com/pConst/basic_verilog/tree/master 的本地保存
基于VCS仿真环境的汉字波形生成器
受verilog-mode的启发,越来越认同代码即注释,注释即代码的思想了。 因此将以注释生成代码的若干脚本汇总在一个工程下,供大家使用。
verilog-mode github开源库:https://github.com/veripool/verilog-mode.git 因为需要嵌入一些自己的脚本,所以建了这个仓库
用于自动生成verilog rtl的定向用例仿真平台的脚本
脚本培训专栏的代码部分