完整项目，UVC摄像头，IMX219(索尼) ->（MIPI）进入FPGA ->FX3(USB PHY)出去，实现整个数据流

FPGA I3C

简简单单的一些VHDL代码

本项目基于zynq-7020(正点原子启明星+OV5640+4.3'800x480)实现了ISP图像处理(将ov5640的isp关闭，在7020上实现ISP功能)，输出到LCD和HDMI，软件基于SDK裸机开发

ZYNQ7000的ARM开发

FPGA学习过程中的代码文件。

少逻辑量FPGA图像处理库。在verilog中实现简单的图像处理操作，该项目围绕一个中央图像处理模块展开image_processing.v，使用 verilator 仿真。在ICE40上实现。 使用 1Mbit 的 ram 将图像存储到两个缓冲区中，输入和存储。在输入区中加载和读取，在存储区中计算。两区可交换。多数操作在存储区完成，对图像应用操作（如 binary_add），则结果写入存储区。

8051软核 设计文档： https://github.com/freecores/8051/blob/master/doc/pdf/oc8051_spec.pdf

重庆大学由2017年开始实施的计算机组成原理课程改革实验内容，通过合理的梯度划分，一步一步由单独器件连接构成CPU，最后实现一个简单的MIPS五级流水CPU。

Verilog实现的16位微控制器MSP430的内核。 详细的设计文档： https://github.com/olgirard/openmsp430/tree/master/doc

基于 IEEE 802.22/11/16 OFDM 的收发器系统 收发独立 MY_SOURCES是verilog代码和tb文件 IPCORE是IP配置，ISE MATLAB是802.22 OFDM信号的matlab的仿真模型 论文 http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=8051045&isnumber=7859429

基于FPGA平台部署神经网络模型

采用EDA硬件辅助验证行业先进的非实时信号跟踪技术，用户无需在源码/网表级别植入任何探针(Probe)，就能在FPGA调试过程中，获得100%信号可见性。

毕业后，自学微机原理相关内容，设计了基于RISCV指令集的一个五级流水线结构的CPU。由于是初次设计这样大规模的工程的缘故，加上又需要赶紧拿出阶段性成果的缘故，本设计暂时还未能实现状态寄存器和中断跳转的控制系统模块。